在数字集成电路设计流程中，版图设计是将电路原理图转化为实际物理掩膜版的关键步骤，直接决定了芯片的性能、功耗和面积。本文将引导读者完成一个最简单但最基础的数字单元——CMOS反相器的版图设计，使用的工具是行业标准的Cadence IC（Virtuoso）套件。
一、设计准备与原理回顾
在开始版图设计前，我们首先明确设计目标：创建一个符合设计规则的CMOS反相器版图。一个典型的CMOS反相器由一个PMOS晶体管和一个NMOS晶体管组成。两者的栅极相连作为输入端，漏极相连作为输出端，PMOS的源极接电源（VDD），NMOS的源极接地（VSS）。
设计环境准备：确保已启动Cadence IC，并建立了正确配置的设计库和工艺设计套件（PDK）。PDK提供了特定半导体工艺下的设计规则、器件模型和标准单元。
二、版图设计步骤详解
- 创建版图单元：在设计库中，新建一个
Cell，类型选择Layout，并命名为inv（或类似名称）。这将打开Virtuoso版图编辑窗口。
- 绘制有源区（Active Area）：
- 根据PDK规则，在
N Well层上绘制一个矩形，作为PMOS晶体管所在的N阱。
- 然后，分别在N阱内部（PMOS区域）和外部（NMOS区域）的
Active层（或Diffusion层）绘制两个矩形，分别作为PMOS和NMOS的源、漏有源区。两者之间需保持足够的间距。
- 绘制多晶硅栅极（Poly Gate）：
- 使用
Poly层，绘制一个横跨PMOS和NMOS有源区的矩形条。这个多晶硅条就是反相器的公共栅极（输入端）。多晶硅与有源区重叠的部分，在后续工艺中会形成晶体管的沟道。
- 确保多晶硅的宽度（晶体管的栅长L）和与有源区的交叠符合PDK的最小尺寸规则。
- 进行器件标识（注入与选择层）：
- 对于NMOS区域：在NMOS的有源区上覆盖
N Implant（或N+）层。
- 对于PMOS区域（在N阱内）：在PMOS的有源区上覆盖
P Implant（或P+）层。
- 这些层定义了源漏区的掺杂类型。
- 接触孔与金属连线：
- 源/漏接触：在PMOS和NMOS的有源区上（避开栅极位置），使用
Contact层绘制接触孔。通常，每个源/漏区至少需要两个接触孔以减小电阻。
- 栅极接触：在栅极多晶硅的延伸部分（未与有源区重叠处）绘制多晶硅接触孔。
- 金属1连线：使用
Metal1层进行连接：
- 将PMOS源极的所有接触孔连接到代表VDD的金属线。
- 将NMOS源极的所有接触孔连接到代表VSS（GND）的金属线。
- 将PMOS和NMOS漏极的接触孔连接在一起，形成输出端（OUT）金属线。
- 将栅极接触孔连接到输入端（IN）金属线。
- 金属线之间、金属线与接触孔之间需满足最小宽度、最小间距规则。
- 添加电源/地焊盘与输入/输出端口：
- 通常，VDD和VSS线会画得较宽以承载电流。
- 使用
Pin工具，在相应的金属层上创建文本标签，例如：VDD、VSS、A（输入）、Y（输出），并指定其类型（电源、地、输入、输出）。
三、设计验证（DRC与LVS）
版图绘制完成后，绝不能直接用于制造，必须进行严格的验证。
- 设计规则检查（DRC）：运行DRC，检查版图是否完全符合PDK提供的几何设计规则（如最小线宽、最小间距、最小包围等）。任何错误都必须修正，否则芯片无法被可靠制造。
- 版图与原理图一致性检查（LVS）：
- 首先需要有一个对应的反相器电路原理图（Schematic）。
- 运行LVS工具，它会提取版图中的器件（两个MOS管）和连接关系，并与原理图进行比对。
- 只有LVS报告“NETS MATCH”或“CORRECT”，才证明版图在电气功能上完全等同于原理图。
四、与意义
通过这个简单的反相器版图设计，我们实践了从有源区、栅极定义到金属互连的完整CMOS流程。它虽然基础，但涵盖了版图设计的核心思想：在严格遵循几何设计规则（DRC）的前提下，精确实现预期的电气连接（LVS）。
成功的反相器版图是构建更复杂逻辑门（如与非门、或非门）乃至整个数字标准单元库的基石。熟练掌握这一过程，是成为一名合格的数字集成电路版图工程师的第一步。后续的设计，无非是在此基础上增加器件的数量、优化布局以减小面积和寄生效应，并运用更高级的互连层（Metal2, Metal3...）来完成复杂电路的布线。
